Синтез і реалізація в пліс певних типів пам’яті з впорядкованим доступом

Ескіз

Дата

2013

ORCID

DOI

item.page.thesis.degree.name

item.page.thesis.degree.level

item.page.thesis.degree.discipline

item.page.thesis.degree.department

item.page.thesis.degree.grantor

item.page.thesis.degree.advisor

item.page.thesis.degree.committeeMember

Назва журналу

Номер ISSN

Назва тому

Видавець

НТУ "ХПІ"

Анотація

Наведено опис програмних моделей пам’яті з впорядкованим доступом. Пам'ять описано на мові VHDL та проведено її синтез в програмованих логічних ітегральних схемах (ПЛІС) з використанням сучасних технологій та засобів проектування.
The description of program memory models with an ordered access. Memory is described in VHDL language and implemented its synthesis in FPGA using modern technologies and design tools.

Опис

Ключові слова

налаштовувана сортувальна мережа, мова VHDL, логічні ітегральні схеми, VHDL language, customizable sorting network

Бібліографічний опис

Ліщина Н. М. Синтез і реалізація в пліс певних типів пам’яті з впорядкованим доступом / Н. М. Ліщина // Вісник Нац. техн. ун-ту "ХПІ" : зб. наук. пр. Темат. вип. : Нові рішення в сучасних технологіях. – Харків : НТУ "ХПІ". – 2013. – № 56 (1029). – С. 136-142.

Колекції

item.page.endorsement

item.page.review

item.page.supplemented

item.page.referenced