Багатоступеневі мережі використовуються для з’єднання процесорів та модулів пам’яті в мультипроцесорних системах в архітектурі загальної пам’яті. Розрахунки швидкодії подібних мереж раніше виконувались з припущенням рівномірного доступу до модулів пам’яті. Пріоритетні модулі пам’яті породжують нерівномірний трафік і, як наслідок, зменшення швидкодії мережі. В даній роботі розроблена аналітична модель для розрахунку швидкодії багатоступеневої мережі.
