05.13.05 "Комп'ютерні системи та компоненти"
Постійне посилання колекціїhttps://repository.kpi.kharkov.ua/handle/KhPI-Press/19577
Переглянути
2 результатів
Результати пошуку
Документ Методи та засоби апаратної реалізації та вибору алгоритмів заміщення даних у кеш-пам'яті мікропроцесорів(Національний технічний університет "Харківський політехнічний інститут", 2021) Пуйденко, Вадим ОлексійовичДисертація на здобуття наукового ступеня кандидата технічних наук (доктора філософії) за спеціальністю 05.13.05 – Комп'ютерні системи та компоненти (12 – Інформаційні технології). – Національний аерокосмічний університет ім. М. Є. Жуковського "Харківський авіаційний інститут", Національний технічний університет "Харківський політехнічний інститут", Міністерство освіти і науки України, Харків, 2021. Дисертаційна робота присвячена розв'язанню важливої науково-технічної задачі, яка полягає в розробленні методів та засобів апаратних реалізацій та вибору алгоритмів заміщення даних у кеш-пам'яті процесорів. Метою роботи є підвищення швидкодії та надійності засобів апаратної реалізації алгоритмів заміщення процесорів шляхом розроблення і впровадження раціональних логічних структур для керування заміщенням даних з адаптацією і самоконтролем. Об'єктом дослідження є процеси створення і оцінювання апаратної реалізації та вибору алгоритмів заміщення даних у кеш-пам'яті процесорів. Предметом дослідження є моделі, методи і засоби апаратної реалізації та вибору алгоритмів заміщення даних у кеш-пам'яті процесорів. У першому розділі дисертаційної роботи проведений аналіз відомих алгоритмів заміщення та аналіз літературних джерел. Детальний аналіз показує, що дослідження алгоритмів заміщення проводяться переважно на таких двох показниках кешу, як затримка та частота влучань. Кожна стратегія заміни являє собою компроміс між частотою влучань і затримкою. Вимірювання частоти влучань зазвичай виконуються в тестових програмах. Фактичний коефіцієнт влучання сильно варіюється від одного додатка до іншого. До того ж, у роботах провідних авторів не приділена увага дослідженню таких важливих показників, як складність та надійність апаратних рішень алгоритмів заміщення. У першому розділі також проведений аналіз відомих комп’ютерних середовищ моделювання, що дало змогу обґрунтувати вибір комп'ютерного середовища моделювання засобів апаратної реалізації заміщення даних. Обґрунтування вибору комп'ютерного середовища моделювання здійснювалося з урахуванням наступних важливих критеріїв: - можливість моделювання цифрових логічних схем апаратних рішень алгоритмів заміщення з використанням сучасної електронної елементної бази; - можливість створення гнучких тестових програм керування синтезованими апаратними рішеннями алгоритмів заміщення з боку мікроконтролерів; - можливість створення програмно-керованих затримок при управлінні апаратними рішеннями алгоритмів заміщення з боку мікроконтролерів; - можливість створення програмних нештатних ситуацій при управлінні апаратними рішеннями засобів контролю апаратури алгоритмів заміщення з метою визначення їх працездатності. Також перший розділ містить формулювання загальної і часткових задач досліджень з подальшим обґрунтування методики, математичного апарату та етапів досліджень. У другому розділі розв’язано задачу підвищення швидкодії та зменшення складності реалізації алгоритмів заміщення PLRU та MFU кеш-пам’яті процесорів. Відомо, що для роботи алгоритму PLRU потрібно всього декілька бітів на множину елементів даних кешу. Це має надати певні переваги перед певними апаратними рішеннями таких алгоритмів заміщення, як LFU(LRU) та MFU. У дисертаційній роботі для асоціативного кеш-буфера сторінкового перетворення з напрямками q=4 та асоціативної кеш-пам'яті з напрямками q=8 вперше запропонована модель синхронного цифрового автомату політики заміщення даних за алгоритмом PLRU, яка описана відповідною складною перемикальною функцією. Синтез автоматної моделі дозволив отримати мінімальні логічні рівняння апаратного рішення алгоритму заміщення PLRU. Отримане апаратне рішення алгоритму заміщення PLRU дало змогу провести дослідження таких характеристик, як швидкодія, складність та надійність. У дисертаційній роботі вдосконалено апаратне рішення алгоритму заміщення PLRU за рахунок мінімізації логічної схеми PLRU шляхом міжтипового переходу у тригерних структурах. Мінімізація логічної схеми PLRU представлена двома варіантами: варіантом мінімізації на базі оновлення бітів стану за алгоритмом PLRU та варіантом на базі послідовності зміни q – індексу напрямку. Вдосконалення апаратного рішення алгоритму заміщення PLRU за обома варіантами дозволили покращити і відповідні характеристики: швидкодію, складність та надійність апаратури. У дисертаційній роботі синтезована автоматна модель алгоритму заміщення MFU. Синтез автоматної моделі алгоритму дозволив отримати мінімальні логічні рівняння апаратного рішення алгоритму, що дало змогу побудувати відповідне апаратне рішення, дослідити характеристики апаратури та порівняти з дослідженими характеристиками апаратури алгоритму PLRU. У третьому розділі приводиться розроблення та дослідження методу та апаратної реалізації адаптивного алгоритму заміщення. Попередньо був проведений аналіз сумісності алгоритмів заміщення з використанням матриць сумісності. Проведений аналіз дозволив висвітлити визначення сумісних алгоритмів заміщення. Включена до матриці множина алгоритмів дозволила виділити не тільки пари сумісних, але й їх тріади. У розділі також розв’язана задача апаратної реалізації заміщення даних для адаптивного алгоритму LFU–MFU, внаслідок чого вперше запропоновано метод і засоби реалізації адаптивних алгоритмів заміщення даних у кеш-пам'яті процесора, які на відміну від відомих базуються на побудові та аналізі матриць сумісності алгоритмів і надають змогу обирати алгоритм заміщення залежно від результатів динамічного прогнозу галужень програми, що забезпечує підвищення швидкодії процесору. У четвертому розділі удосконалено засоби контролю реалізації алгоритмів заміщення даних у кеш-пам'яті процесора за рахунок використання уніфікованої автоматної моделі, яка враховує кількість напрямків вибору даних при заміщенні, а також оцінок складності базових компонентів засобів контролю, що дозволяє оцінювати приріст достовірності функціонування на одиницю апаратних витрат. Удосконалено метод вибору алгоритмів і засобів реалізації для заміщення даних у кеш-пам’яті процесора шляхом включення до множини алгоритмів алгоритми з контролем і адаптацією, їх упорядкування за показниками складності, швидкодії і достовірності, що дозволяє покращити відповідні показники процесора. Систематизовано і проаналізовано результати впровадження наукових результатів. Ключові слова: асоціативна кеш-пам'ять, асоціативний кеш-буфер TLB, алгоритм заміщення даних PLRU, LRU, LFU, MFU, матриця сумісності, сумісні алгоритм заміщення даних, позитивно сумісні алгоритми заміщення даних, адаптивний алгоритм заміщення даних, синхронний цифровий автомат, швидкодія, складність, надійність, приріст достовірності, коефіцієнт ефективності функціонування, критерій вибору.Документ Методи та засоби апаратної реалізації та вибору алгоритмів заміщення даних у кеш-пам'яті мікропроцесорів(Національний технічний університет "Харківський політехнічний інститут", 2021) Пуйденко, Вадим ОлексійовичДисертація на здобуття наукового ступеня кандидата технічних наук за спеціальністю 05.13.05 – Комп'ютерні системи та компоненти (12 – Інформаційні технології). – Національний аерокосмічний університет ім. М.Є. Жуковського "Харківський авіаційний інститут", Національний технічний університет "Харківський політехнічний інститут", Міністерство освіти і науки України, Харків, 2021. Дисертаційна робота присвячена розробці методів та засобів апаратної реалізації та вибору алгоритмів заміщення даних у кеш-пам’яті мікропроцесорів. Науковими результатами є: 1) отримало подальшого розвитку автоматна модель і засоби реалізації алгоритму PLRU заміщення даних у кеш-пам’яті процесора шляхом зміни типів та спрощення комбінаційної логіки керування оновленням елементів пам’яті, що забезпечує підвищення швидкодії та зменшення складності цих засобів; 2) вперше запропоновано метод і засоби реалізації адаптивних алгоритмів заміщення даних у кеш-пам’яті процесора, які на відміну від відомих базуються на побудові та аналізі матриць сумісності алгоритмів і надають змогу обирати алгоритм заміщення залежно від результатів динамічного прогнозу галужень програми, що забезпечує підвищення швидкодії процесору; 3) удосконалено засоби контролю реалізації алгоритмів заміщення даних у кеш-пам’яті процесора за рахунок використання уніфікованої автоматної моделі, яка ураховує кількість напрямків вибору даних при заміщенні, а також оцінок складності базових компонентів засобів контролю, що дозволяє оцінювати приріст достовірності функціонування на одиницю апаратних витрат; 4) удосконалено метод вибору алгоритмів і засобів реалізації для заміщення даних у кеш-пам’яті процесора шляхом включення до множини алгоритмів з контролем і адаптацією, їх упорядкування за показниками швидкодії складності та надійності, що дозволяє покращити відповідні показники процесора. Запропоновані методи та засоби дозволяють підвищити швидкодію та надійність, а також зменшити складність апаратних витрат модулів заміщення даних асоціативної кеш-пам’яті та асоціативного кеш-буферу сторінкового перетворення, що тягне за собою збільшення швидкодії, енергоефективності та безвідмовності процесора у цілому.