Синтез і реалізація в пліс певних типів пам’яті з впорядкованим доступом

Abstract

Наведено опис програмних моделей пам’яті з впорядкованим доступом. Пам'ять описано на мові VHDL та проведено її синтез в програмованих логічних ітегральних схемах (ПЛІС) з використанням сучасних технологій та засобів проектування.The description of program memory models with an ordered access. Memory is described in VHDL language and implemented its synthesis in FPGA using modern technologies and design tools.